Rambus demuestra que HBM2E se ejecuta a 4 Gbps: 512 GB / s por pila HBM2E

Rambus ha demostrado que su Solución HBM2E, que consta de un controlador de memoria y un PHY verificado de 1024 bits, puede funcionar a una velocidad de transferencia de datos de 4.0 Gbps por pin. La demostración está destinada a demostrar a los clientes potenciales que la solución HBM2E puede escalar y ofrecer un ancho de banda máximo un 25% superior al definido oficialmente por el estándar HBM2E de JEDEC.

Formalmente, la especificación HBM2E de JEDEC alcanza una velocidad de transferencia de datos por pin de 3,2 Gbps, pero SK Hynix comenzó recientemente a producir en masa troqueles apilados en buen estado (KGSD) de 1024 pines y 16 GB con una clasificación de 3,6 Gbps operación. Para aprovechar estas pilas, los diseñadores de ASIC necesitan un controlador y una interfaz física verificada que pueda admitir una velocidad de datos tan alta sin sobremarcha de voltaje PHY.

Para demostrar las capacidades de su solución HBM2E, Rambus le pidió a Alchip, un desarrollador por contrato de ASIC, que implementara su controlador HBM2E y PHY utilizando la tecnología de proceso N7 de TSMC y el método de empaquetado avanzado 2.5D CoWoS (Chip-on-Wafer-on-Substrate). El resultado ha superado las expectativas. Según una captura de pantalla del ojo de transmisión publicada por Rambus, el subsistema (con un chip de prueba y pilas HBM2E de SK Hynix) funcionó bien y las señales estaban limpias incluso a 4.0 Gbps. Rambus dice que el subsistema de memoria funcionó a 4 Gbps sin aumento de voltaje PHY.

(Crédito de la imagen: Rambus)

A 3,2 Gbps, un HBM2E KGSD de 1024 pines proporciona un ancho de banda máximo de 410 GB / s (que se traduce en 2,46 TB / s para un subsistema HBM2E de seis piezas), pero a 4,0 Gbps ofrece un enorme ancho de banda de 512 GB / s por apilar.

En la actualidad, solo SK Hynix ofrece KGSD HBM2E de 3.6 Gbps y no está claro si los fabricantes de DRAM tienen la intención de aumentar las velocidades de datos de sus pilas HBM2E a 4.0 Gbps. Pero Rambus dice que para los diseñadores de los próximos ASIC hambrientos de ancho de banda para aplicaciones de inteligencia artificial (AI) o computación de alto rendimiento (HPC), es importante saber qué tan bien escala un tipo particular de memoria.

(Crédito de la imagen: Rambus)

El núcleo del controlador Rambus HBM2E es compatible con DFI 3.1 y admite interfaces AXI, OCP y propietarias para conectarse a la lógica ASIC. El controlador puede trabajar con densidades de canal de hasta 24 Gb y KGSD de 12 Hi, por lo que admite pilas de memoria de hasta 36 GB. En teoría, los diseñadores de chips pueden construir un ASIC 2.5D con 144 GB de memoria HBM2E (usando seis pilas HBM2E) con un ancho de banda máximo de 3 TB / s.

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